다층 PCB 신호 무결성 문제는 회로도에 거의 나타나지 않습니다. 완벽하게 시뮬레이션된 보드가 10Gbps에서 비트 오류를 발생시키기 시작하거나 "알려진 양호한" 스택업이 공급업체 전환 후 갑자기 EMI 테스트에 실패할 때 벤치에 나타납니다. 10년 넘게 팹 현장에서 스택업을 검토하고 고객 질문에 답변한 결과, 대부분의 신호 무결성 실패는 다음 세 가지 원인으로 인해 발생한다는 것을 알 수 있습니다. 스택업, 무시된 임피던스 허용 오차 및 전력 공급은 나중에 고려됩니다.

이 가이드에서는 시뮬레이터에서 중단되는 부분뿐만 아니라 실제로 생산에서 중단되는 부분을 다루고 다음 보드에 적용할 수 있는 스택업 및 라우팅 프레임워크를 제공합니다.

다층 PCB 신호 무결성이 실제로 무엇에 달려 있는지

다층 PCB의 신호 무결성은 세 가지 결합 변수, 즉 기준 평면 배열, 층 간 유전체 일관성, 모든 고속 네트의 복귀 경로 연속성으로 귀결됩니다. 교과서에서는 이를 별도의 주제로 취급합니다. 제조에서는 단일 라미네이션 프레스 사이클이 세 가지 모두를 동시에 결정하기 때문에 서로 다른 각도에서 보면 동일한 문제입니다.

신호 추적은 바로 위 또는 아래에 연속적이고 중단되지 않는 기준 평면이 있는 경우에만 제어된 전송선으로 작동합니다. 슬롯, 비아 필드 또는 평면 분할을 사용하여 해당 참조를 깨뜨리면 트레이스 폭을 얼마나 신중하게 계산했는지에 관계없이 임피던스 불연속성이 발생합니다.

스택업 계획: 대부분의 설계가 잘못되는 부분

Gerber 리뷰에서 제가 본 가장 흔한 실수는 팹에서 보유하고 있는 실제 유전체 재료에 대해 검증되지 않은 스택업입니다. 디자이너는 일반 Dk 4.0을 기준으로 50옴을 지정하지만 매장에서 실제로 재고로 보유하고 있는 라미네이트는 패널 전체에 걸쳐 배치별로 Dk 3.8~4.2를 실행합니다. 5~8% 스윙만으로도 에칭 허용 오차를 고려하기 전에 "50Ω" 트레이스를 46Ω 또는 53Ω으로 높일 수 있습니다.

생산 시 임피던스를 유지하는 스택업에는 순차적이 아닌 함께 고정되는 세 가지가 필요합니다.

대칭 레이어 배열.적층 중에 비대칭 스택업이 휘어집니다. 400mm 패널에서는 내부 레이어의 등록을 1mil 이상 이동하기에 충분한 보우를 도입할 수 있는데, 이는 차동 쌍 간격이 4mil에 불과할 때 중요합니다.

모든 고속 신호의 두 레이어 내에 참조 평면 배치.DDR4 또는 PCIe를 탑재한 일반적인 8층 보드의 경우 다음을 권장합니다.

· L1 신호(고속, L2 참조)

· L2 그라운드

· L3 신호(L2 및 L4 참조)

· L4 전력

· L5 지상

· L6 신호

· L7 그라운드

· L8 신호(L7 참조)

전류 전달 층에 대한 구리 중량 일관성.레일당 3A를 초과하는 보드에서 1온스보다 얇은 전력 평면은 명백한 전력 결함이 아닌 인접한 신호 레이어에 지터로 나타나는 전압 강하를 생성합니다.

12개, 16개 또는 그 이상의 레이어 수로 밀고 있는 보드의 경우 PCBgogo의 제조 라인은 Shengyi 및 Kingboard 라미네이트를 사용하여 최대 40개 레이어의 스택업을 지원하며, 균형을 맞추기 위해 더 많은 레이어 쌍을 사용하여 동일한 대칭 및 기준면 규칙이 적용됩니다. 레이어가 많다고 해서 자동으로 신호 무결성이 향상되는 것은 아닙니다. 이는 팹에 설정된 특정 재료에 대해 스택업이 검토되지 않으면 불균형한 프레스 사이클에 대한 더 많은 기회를 의미합니다. 사용.

임피던스 제어: 시뮬레이션과 에칭 라인 사이의 격차

필드 솔버는 이상적인 에칭을 가정하여 타겟 임피던스에 대한 트레이스 폭을 제공합니다. 실제 구리 에칭은 사다리꼴 단면을 가지며 하단보다 상단이 더 좁습니다. 테이퍼 정도는 구리 두께와 작업장에서 운영하는 특정 에칭 화학 물질에 따라 다릅니다. 이것이 바로 동일한 Gerber 파일이 동일한 스택업을 사용하더라도 두 개의 다른 Fab에서 약간 다른 임피던스 결과를 생성할 수 있는 이유입니다.

다음을 고려하여 설계할 수 있는 실제 허용 오차:

· 단일 종단 제어 임피던스:1차 시뮬레이션에서 종종 가정되는 플러스 또는 마이너스 5%가 아니라 현실적인 생산 허용 오차로 플러스 또는 마이너스 10%를 계획합니다.

· 차동 쌍:스큐가 EMI로 방출되는 공통 모드 잡음으로 직접 변환되므로 5Gbps 이상의 신호에 대해 쌍 내 길이 불일치를 5mils 미만으로 유지하십시오.

· 항상 쿠폰 기반 임피던스 테스트 보고서를 요청하세요.시뮬레이션에만 의존하는 대신 제작 실행을 통해 실제 패널의 시간 영역 반사계 판독은 설계한 것이 아니라 배송한 것을 확인하는 유일한 방법입니다.

전력 무결성은 신호 무결성입니다

대부분의 가이드가 건너뛰는 부분이고, 현장실패를 가장 많이 일으키는 부분입니다. 잡음이 있는 전력 플레인은 유전체를 통해 인접한 신호 레이어에 직접 연결되며, 이는 해당 플레인의 모든 트레이스가 의존하는 레퍼런스를 저하시킵니다.

출시 전에 모든 고속 보드에 대해 세 가지 확인을 실행합니다.

1. 장착 인덕턴스가 수백 MHz를 초과하는 커패시터의 이점을 상쇄하지 않을 정도로 비아-패드 거리를 충분히 짧게 유지하면서 각 IC 전원 핀의 100mil 이내에서 디커플링 커패시터 배치.

2. 개별 커패시터가 도달할 수 없는 고주파 디커플링을 제공하기 위해 얇은 유전체(3~4mils)를 사용하는 인접한 전원 레이어와 접지 레이어 사이의 평면 커패시턴스.

3. 평면 분할 및 커넥터 전환 주변의 스티칭을 통해 반환 전류가 불연속점 주변으로 우회하도록 강제하는 대신 낮은 인덕턴스 경로를 제공합니다.

제조 현장에서 반복적으로 발견되는 일반적인 실수

· 실제 재료 데이터 시트 대신 일반 Dk 값을 신뢰합니다.모든 라미네이트 공급업체는 특정 테스트 빈도로 Dk를 게시합니다. 1MHz Dk 값을 사용하여 10GHz 신호의 임피던스를 계산하면 매번 잘못된 답을 얻게 됩니다.

· 백드릴링 없이 비아 전환을 통해 고속 차동 쌍을 라우팅합니다.남겨진 사용되지 않은 스터브는 스터브 공진기 역할을 하며 설계한 주파수보다 훨씬 이전에 신호 반사를 일으킬 수 있습니다.

· 고속 트레이스에서 "잡음 격리"를 위해 접지면을 분할합니다.이것은 PCB 설계에서 가장 끈질긴 신화 중 하나입니다. 신호 아래에서 평면이 분할되면 복귀 전류가 갭 주위에서 더 긴 경로를 찾도록 강제하여 루프 인덕턴스와 방사 방출을 감소시키는 대신 증가시킵니다.

· 프로토타입 실행 비용을 절약하기 위해 임피던스 쿠폰 테스트를 건너뜁니다.이는 거의 항상 쿠폰 테스트의 선불 비용보다 나중에 재회전할 때 더 많은 비용이 듭니다.

스택업을 출시하기 전의 실용적인 체크리스트

1. 일반적인 기준 값이 아닌 실제 라미네이트 Dk 및 손실 탄젠트를 제작자에게 확인하십시오.

2. 모든 고속 신호가 한 레이어 내에 연속적인 참조 평면을 가지고 있는지 확인하십시오.

3. 이상적인 시뮬레이션이 아닌 생산 에칭 기능을 기반으로 차등 쌍 공차를 설정합니다.

4. 별도의 설계 과정이 아닌 디커플링과 평면 커패시턴스를 함께 계획합니다.

5. 모든 프로토타입 및 생산 실행 시 임피던스 쿠폰 테스트 데이터를 요청하십시오.

자체 라인을 엔드 투 엔드로 운영하는 제조업체와 협력하면 스택업 검토, 적층 및 임피던스 테스트가 여러 공급업체에 걸쳐 분할되는 대신 한 지붕 아래에서 이루어지기 때문에 이 체크리스트를 더 쉽게 완료할 수 있습니다. PCBgogo의 공장에서는 이를 내부적으로 처리합니다. 이는 24시간 신속 옵션을 포함하여 스택업에 민감한 보드의 처리가 임피던스 검증에 대한 부분을 생략하지 않고도 달성할 수 있는 이유 중 하나입니다.

자주 묻는 질문

양호한 신호 무결성을 위해서는 어떤 레이어 수가 필요합니까?레이어 수는 신호 무결성에만 좌우되는 것이 아니라 라우팅 밀도 및 참조 평면 요구 사항에 따라 결정됩니다. 견고한 접지면을 갖춘 4레이어 보드는 제대로 쌓이지 않은 8레이어 보드보다 성능이 뛰어납니다. 이전이 아닌 현재 개수로 연속 참조를 유지할 수 없는 경우 레이어를 추가하세요.

임피던스 허용 오차는 실제로 얼마나 중요합니까?5Gbps 미만의 대부분의 디지털 인터페이스의 경우 플러스 또는 마이너스 10%가 실행 가능합니다. 특히 PCIe Gen4/5 및 DDR5의 경우 한계 신호 마진을 피하기 위해 더 엄격한 제어 및 쿠폰 테스트가 필요합니다.

제작 후 신호 무결성 문제를 해결할 수 있습니까?스티칭 커패시터나 페라이트 비드를 추가하는 것과 같은 일부는 제한된 수정 기능을 제공합니다. 스택업 및 참조 평면 문제는 일반적으로 제작 후 수정할 수 없으며 재회전이 필요합니다.

더 높은 레이어 카운트 보드가 자동으로 더 나은 신호 무결성을 갖습니까?아니요. 참조를 올바르게 배치하는 것이 설계 자유도가 더 높지만 해당 레이어 수에 대해 의도적으로 스택업을 계획한 경우에만 가능합니다.

최종 테이크

다층 PCB 신호 무결성은 레이아웃 정리가 아닌 스택업 단계에서 획득되거나 손실됩니다. 참조 평면, 임피던스 허용 오차 및 전력 공급을 하나의 통합 결정으로 처리하고, 제작업체의 실제 재료 데이터에 대해 검증하고, 시뮬레이션만 수행하는 대신 쿠폰 테스트를 통해 확인하십시오. 단일 라우팅 트릭보다 이러한 규율이 종이에 작업하는 보드와 현장에서 작동하는 보드를 구분하는 요소입니다.