IoT 이더넷 MDI 배선과 PoE 절연, 무엇을 먼저 확인할까요?

서론：센서와 데이터 수집 게이트웨이 같은 IoT 기기가 외부로 데이터를 보내는 데 가장 익숙한 물리 인터페이스는 이더넷입니다. PoE까지 사용하면 한 가닥의 LAN 케이블로 고속 통신과 전원 공급을 함께 처리할 수 있습니다. PC나 스위치처럼 RJ45 주변 공간이 넉넉한 장비는 비교적 배치가 쉽지만, 작은 IoT 보드에서는 고속 차동 신호와 수십 볼트급 PoE 입력을 같은 면적 안에 넣어야 해 PCB 설계 난도가 급격히 올라갑니다.

실제로 IoT PoE-PD 시제품에서 무작위 패킷 손실, PoE 기동 실패, 간헐적인 링크 단절이 반복되거나 서지 시험 뒤 PHY가 손상되는 경우가 있습니다. 이때 칩, 펌웨어나 전원 IC부터 의심하기 쉽지만, 원인은 MDI 차동 배선과 PoE 절연 경계가 PCB에서 잘못 만난 데 있는 경우가 많습니다.

이 글은 소형 IoT PoE-PD 보드의 검토 순서를 정리합니다. 결론부터 말하면 절연과 안전 경계를 먼저 고정하고, 그 안에서 MDI를 배선한 다음, PoE 전력 루프와 보호 부품을 배치해야 합니다. 특정 전원 IC의 보상 회로나 전체 인증 절차 대신, 시제품 제작 전에 확인할 수 있는 PCB 레이아웃 항목에 집중합니다.

PCB 레이아웃 결함이 만드는 전형적인 증상

같은 이더넷 회로라도 외부 DC 전원에서는 정상인데 PoE로 구동하면 불안정해질 수 있습니다. PoE 경로가 동작하는 순간 공통모드 전류와 스위칭 전류가 추가되고, 잘못된 접지 귀환이나 배선 결합이 MDI 링크 여유를 깎기 때문입니다.

• MDI 차동 임피던스가 흔들리면 짧은 케이블에서는 정상처럼 보여도 긴 케이블이나 간섭 환경에서 패킷 손실이 늘어날 수 있습니다.

• 절연 배리어에 내층 동박이 남아 있으면 육안 검사에서는 보이지 않지만 내전압·서지 시험에서 취약점이 됩니다.

• RJ45 보호 부품의 귀환 경로가 길거나 시스템 GND로 잘못 흘러가면 ESD 전류가 PHY 주변을 통과할 수 있습니다.

• 자성소자와 MDI 주변에 디지털·PoE 전력 배선이 섞이면 공통모드 억제 성능과 EMC 여유가 함께 떨어집니다.

따라서 링크 LED와 정적 통신만 보고 합격시키면 안 됩니다. PoE 전원을 실제로 인가하고 부하를 올린 상태에서 패킷 오류를 기록하며, 필요하면 ESD·서지와 내전압 조건까지 단계별로 확인해야 합니다.

먼저 확인할 순서: 절연 → MDI → PoE 전력 → 보조 회로

소형 보드에서는 배치 순서가 곧 수정 비용입니다. 저항과 커패시터부터 보기 좋게 배치한 뒤 절연 슬롯을 넣으려 하면 MDI가 분할면을 넘거나 전력 루프가 길어집니다. 아래 순서대로 큰 경계에서 세부 부품으로 내려가는 편이 안전합니다.

1단계: PoE 절연 구역과 안전 경계를 먼저 확정합니다

PoE 절연을 먼저 보는 이유는 통신 품질보다 안전 우선이기 때문입니다. 절연 배리어가 잘못되면 레이아웃 일부만 고쳐서는 해결하기 어렵고, 표면뿐 아니라 모든 내층의 동박과 슬롯, 커넥터 위치를 다시 검토해야 합니다.

절연 내압과 간격은 적용 규격으로 확정합니다

Ethernet 절연 설계에서 1500Vrms가 자주 등장하지만, 이를 모든 PoE 제품의 단일 정답으로 쓰면 안 됩니다. 실제 목표 내전압과 크리프·클리어런스는 제품 안전규격, 동작 전압, 오염도, 재료군, 고도, RJ45 자성소자와 절연형 DC/DC 데이터시트에 따라 확정해야 합니다. 일부 레퍼런스에서 1500Vrms 층간 절연을 위해 약 15mil(약 0.38mm) FR-4 유전체 두께를 사용한 사례도 있지만, 이것은 해당 스택업의 설계 예이며 표면 크리프 거리를 대신하는 범용 수치가 아닙니다.

자성소자 아래의 표면과 내층을 함께 비웁니다

• RJ45 케이블 측과 PHY 시스템 측 사이에 명확한 절연 배리어를 그립니다.

• 자성소자 아래는 해당 PHY·자성소자 레퍼런스 디자인을 우선하며, 안전한 출발점으로 모든 층의 신호·전원·접지 동박을 keep-out 처리합니다.

• 절연 슬롯을 사용하더라도 슬롯 끝과 패드·동박 사이 실제 크리프 경로를 다시 계산합니다.

• 솔더마스크를 주요 절연 수단으로 간주하지 않습니다. 구리와 도전성 형상이 규정 거리 밖에 있어야 합니다.

케이블·섀시 기준과 시스템 GND를 구분합니다

RJ45 실드, Bob Smith 종단 또는 케이블 측 기준과 PHY의 시스템 GND를 임의로 합치면 ESD와 공통모드 전류가 디지털 회로로 흘러갈 수 있습니다. 두 영역의 연결 방식은 PHY와 자성소자 레퍼런스 회로를 따르고, 결합이 필요하면 귀환 목적과 안전등급을 명확히 해야 합니다.

1000pF/2kV급 커패시터가 일부 레퍼런스에서 섀시와 시스템 기준 사이의 선택형 EMC 부품으로 사용되기도 합니다. 그러나 이른바 Y 커패시터는 필수 부품이 아닙니다. 적용한다면 안전인증 등급, 누설전류, 내전압 요구를 만족해야 하며, 짧은 귀환 경로로 배치하되 절연 거리를 훼손해서는 안 됩니다.

절연 구역과 기준면을 층별로 정리할 때는 PCB 레이어 구성 가이드를 함께 참고하면 내층 keep-out 누락을 줄일 수 있습니다.

2단계: 100Ω MDI 차동쌍을 배선합니다

절연 경계가 확정된 다음 PHY와 이더넷 자성소자 사이의 MDI TX±/RX±를 배선합니다. 핵심은 100Ω 차동 임피던스 자체뿐 아니라, 그 임피던스가 경로 전체에서 끊기지 않도록 만드는 것입니다.

PHY와 자성소자 사이는 짧고 같은 층으로 연결합니다

• 차동쌍은 동일 선폭·간격을 유지하고 한 쌍 안의 길이를 PHY 데이터시트 기준에 맞춥니다.

• 가능하면 같은 층에서 짧고 평행하게 배선하고 비아와 교차를 줄입니다.

• 일부 레퍼런스는 쌍 내 길이 오차를 ±50mil(약 1.27mm) 수준으로 관리하지만, 이는 특정 설계 예입니다. 최종 허용치는 사용 PHY가 우선입니다.

• PHY 측 MDI 아래에는 연속된 시스템 GND 기준면을 유지하고 분할선이나 슬롯을 가로지르지 않습니다.

• 자성소자 케이블 측은 제조사 레퍼런스에 따라 전원면을 비우고, 다른 디지털 신호를 Ethernet 프런트엔드 안으로 통과시키지 않습니다.

패드·비아·센터탭도 임피던스 경로의 일부입니다

넓어진 패드, 테스트 포인트와 비아는 국부 임피던스를 바꿉니다. MDI에 테스트 패드를 무조건 추가하지 말고, 층 전환이 불가피하면 짧은 비아 구조와 인접 GND 비아를 검토합니다. 자성소자 센터탭의 RC·비드 부품은 해당 핀 가까이에 놓아 고주파 귀환 루프를 줄입니다.

100Ω MDI 선폭·간격과 허용 공차를 PCB 업체와 조율할 때는 PCB 임피던스 제어 가이드처럼 스택업과 제조 보정을 함께 보는 자료가 도움이 됩니다.

3단계: PoE 전력 경로와 공통모드 보호를 배치합니다

MDI 경로가 확보되면 RJ45에서 브리지 정류기, PD 컨트롤러, 절연형 DC/DC 또는 제품이 채택한 전원 단계까지의 PoE 전력 경로를 정리합니다. 전력 부품은 MDI가 남긴 공간에 억지로 넣는 것이 아니라, 두 영역의 결합을 최소화하는 별도 구역으로 계획해야 합니다.

• RJ45에서 정류·PD 입력으로 이어지는 고전압 전력 루프를 짧게 하고, 왕복 경로 면적을 줄입니다.

• TVS와 ESD 보호 부품은 커넥터 유입점 가까이에 두고, 방전 전류가 PHY 시스템 GND를 우회하도록 짧고 넓은 귀환을 설계합니다.

• PoE 스위칭 노드와 변압기·인덕터의 고 dv/dt 구역을 MDI와 PHY 클록·리셋에서 떨어뜨립니다.

• 전력선과 MDI를 장거리 평행 배선하지 않으며, 교차가 불가피하면 기준면을 사이에 두고 짧게 직교시킵니다.

• 브리지와 PD 컨트롤러의 열·전류 경로를 검토하되 절연 keep-out을 구리로 메워 방열하지 않습니다.

PoE가 들어올 때만 링크가 흔들린다면 전력 IC만 보지 말고, RJ45 보호 귀환, 케이블 측 종단, 섀시/시스템 GND 결합과 MDI 인접 전력 루프를 함께 추적해야 합니다.

4단계: 디커플링·보조 부품과 DFM을 마무리합니다

앞의 세 단계가 정리된 뒤 PHY 디커플링, 스트랩 저항, LED, 관리 인터페이스, 테스트 포인트와 실크를 배치합니다. 이 순서를 지켜야 보조 부품 때문에 절연 거리나 MDI 경로가 다시 밀리지 않습니다.

• PHY 디커플링 커패시터는 전원 핀 가까이에 두고 짧은 전원-접지 루프를 만듭니다.

• MDC/MDIO, 클록, 리셋 등 디지털선은 MDI와 자성소자 아래를 통과하지 않습니다.

• 테스트 포인트는 내전압 경계를 좁히거나 차동쌍 간격을 깨지 않는 위치에 둡니다.

• 실크는 안전 표식에 사용하되 절연 성능을 만드는 재료로 계산하지 않습니다.

• 공정 에지와 고정 홀은 RJ45 실드·섀시 귀환과 시스템 GND를 의도치 않게 연결하지 않는지 확인합니다.

출력 후에는 온라인 Gerber 뷰어에서 표면뿐 아니라 모든 내층을 열어 절연 배리어를 넘는 동박과 드릴이 없는지 확인하는 것이 좋습니다.

IoT PoE PCB에서 자주 하는 설계 실수

• MDI와 전력 배선을 먼저 끝낸 뒤 마지막에 절연 슬롯을 넣어 신호가 배리어를 넘게 만듭니다.

• 외층만 확인하고 자성소자 아래의 내층 전원·접지 동박을 남깁니다.

• 100Ω 표시만 적고 스택업과 임피던스 공차를 PCB 업체에 전달하지 않습니다.

• 선택형 EMC 커패시터를 무조건 Y-cap으로 넣거나 긴 배선으로 연결해 효과와 안전을 모두 떨어뜨립니다.

• MDI를 분할 기준면 위로 통과시키고 패킷 손실을 PHY 설정 문제로만 판단합니다.

• PoE 전력선과 MDI를 나란히 길게 배선해 부하가 커질수록 링크 품질이 나빠집니다.

• 보조 저항·LED부터 배치해 자성소자, 보호 부품과 차동쌍이 남은 공간으로 밀립니다.

전형적인 고장 사례: PoE를 인가하면 무작위 패킷 손실이 발생한 IoT 모듈

초기 현상

소형 IoT 게이트웨이 시제품은 외부 DC 전원으로 구동할 때 Ethernet 통신이 안정적이었습니다. 그러나 PoE로 전환하면 부하가 커질수록 패킷 손실이 늘었고, 간헐적으로 링크가 다시 협상됐습니다. 내전압 시험도 목표값 부근에서 불안정했습니다.

확인된 PCB 원인

레이아웃을 다시 보니 부품과 신호를 먼저 배치하고 절연 경계를 나중에 넣어 자성소자 아래 한 내층에 구리 면이 남아 있었습니다. MDI 한 쌍은 분할 경계 가까이를 지나갔고, 케이블 측 종단과 선택형 결합 커패시터의 귀환이 길었습니다. PoE 정류-컨버터 전력 루프도 MDI와 나란히 배치돼 공통모드 노이즈가 커지는 구조였습니다.

수정과 결과

• 절연 구역을 먼저 다시 정의하고 표면과 모든 내층의 교차 동박을 제거했습니다.

• 적용 규격과 자성소자·절연 전원 데이터시트에 맞춰 크리프·클리어런스와 슬롯을 재검토했습니다.

• MDI를 연속 기준면 위의 100Ω 경로로 다시 배선하고, 비아와 분할 경계 접근을 줄였습니다.

• RJ45 보호·종단 귀환을 짧게 정리하고 PoE 전력 루프를 MDI에서 물리적으로 분리했습니다.

수정 후 PoE 최대 설계 부하에서 링크와 패킷 전송이 안정됐고, 목표 내전압 시험도 통과했습니다. 이 사례의 핵심은 부품을 더 추가한 것이 아니라 검토 순서를 바꿔 절연 경계, MDI와 전력 루프의 관계를 다시 정리한 데 있습니다.

제작 전 정리와 PCBgogo DFM 검토

IoT 이더넷 PCB 레이아웃의 우선순위는 명확합니다. 먼저 규격과 부품 데이터시트에 맞춰 절연 배리어를 고정하고, 그 경계 안에서 100Ω MDI 차동쌍을 짧고 연속적으로 배선합니다. 그다음 RJ45 보호와 PoE 전력 루프를 분리하고, 마지막에 디커플링과 보조 부품을 정리해야 합니다.

PCBgogo에서는 IoT PoE-PD 시제품 제작 전 Gerber와 스택업을 바탕으로 내층 절연 keep-out, 임피던스 가공 조건, 슬롯·드릴과 제조 가능성을 확인할 수 있습니다. 다만 최종 안전 적합성 판단과 인증은 제품 제조자와 공인 시험기관의 책임이므로, 주문 자료에 적용 규격과 목표 내전압을 함께 적는 것이 중요합니다.

부록: IoT Ethernet·PoE PCB 자가 점검표

□ 적용 안전규격, 목표 내전압, 오염도와 재료 조건을 확정했다.

□ 자성소자와 절연형 전원 데이터시트의 배리어·핀 간격을 확인했다.

□ 표면과 모든 내층에서 절연 keep-out을 넘는 신호·전원·접지 동박이 없다.

□ MDI 차동쌍은 100Ω이며 스택업과 공차를 PCB 업체에 전달했다.

□ PHY-자성소자 MDI가 짧고 같은 층이며 비아·교차가 최소화됐다.

□ MDI 아래 기준면이 연속되고 분할선과 슬롯을 넘지 않는다.

□ RJ45 보호 부품은 유입점 가까이에 있고 방전 귀환이 짧다.

□ PoE 전력 루프와 MDI·PHY 약신호 영역이 물리적으로 분리됐다.

□ 선택형 결합 커패시터는 안전등급과 EMC 목적을 확인했고 필수품처럼 적용하지 않았다.

□ PoE 부하 상태에서 패킷, 내전압, ESD·서지 시험 계획을 준비했다.

자주 묻는 질문(FAQ)

Q1：MDI 신호 품질이 좋으면 PoE 절연 검토를 생략해도 되나요?

A1. 안 됩니다. MDI는 통신 성능 항목이고 절연은 감전·과전압과 부품 보호를 위한 안전 경계입니다. 통신이 정상이어도 내층 동박이나 간격이 잘못되면 내전압·서지 시험에서 파괴될 수 있으므로 절연을 먼저 확인해야 합니다.

Q2：자성소자 아래 내층에 작은 동박도 남기면 안 되나요?

A2. 우선 해당 PHY, RJ45 자성소자와 인증 레퍼런스의 keep-out을 따릅니다. 별도 허용 정보가 없다면 절연 배리어 아래 전 층의 동박을 비우는 것이 안전한 출발점입니다. 작은 동박도 유효 간격과 기생 결합을 바꿀 수 있습니다.

Q3：Y 커패시터는 용량이 클수록 공통모드 EMI에 유리한가요?

A3. 그렇지 않습니다. 안전등급, 내전압, 누설전류와 귀환 경로를 함께 봐야 하며, 제품에 따라 커패시터 자체가 필요하지 않을 수도 있습니다. 먼저 레퍼런스 회로와 시험 결과를 확인하고, 사용할 때만 짧은 경로와 적절한 정격을 적용합니다.

Q4：외부 DC에서는 정상인데 PoE에서만 링크가 끊기면 무엇부터 확인하나요?

A4. 절연 분할을 넘는 동박·배선, RJ45 보호와 케이블 측 종단의 귀환, PoE 전력 루프와 MDI의 근접 여부부터 확인합니다. 그다음 100Ω MDI 경로와 전원 변동을 함께 측정하는 순서가 효율적입니다.

Q5：PoE-PD PCB는 MDI부터 배선해야 하나요, 절연 구역부터 잡아야 하나요?

A5. 절연 구역이 먼저입니다. 안전 경계를 고정한 뒤 그 안에서 가장 짧고 연속적인 MDI 경로를 확보하고, 이후 전력·보호 회로와 보조 부품을 배치해야 수정 비용을 줄일 수 있습니다.