포럼

SPI(솔더 페이스트 검사)는 SMT 조립 공정에서 중요한 비접촉식 3차원 측정 공정입니다. 이 공정은 솔더 페이스트 인쇄 직후, 부품 실장 전에 수행됩니다. SPI의 주된 목표는 인쇄된 솔더 페이스트 도포물의 품질과 정확성을 검증하는 것으로, PCB(인쇄회로기판)에서 결함을 방지하는 가장 중요한 단계입니다. 우수한 SPI 공정은 높은 수율을 달성하는 기본 바탕이며, 특히 부품 크기가 작아지고 PCB 밀도가 높아짐에 따라 더욱 중요합니다. 왜 솔더 페이스트 검사가 필수적인가 솔더 페이스트 인쇄의 품질은 모든 SMT 결함의 60%에서 80%까지 직접적인 원인이 됩니다. 불량 솔더 접합부(예: 브리징, 오픈 회로, 또는 접속 불량)는 거의 항상 페이스트 도포물의 부피, 형상, 또는 배치 문제로 거슬러 올라갑니다.SPI가 검출하는 주요 결함:· 부족한 부피: 오픈 회로와 낮은 접속 강도의 가장 흔한 원인입니다.· 과다한 부피: 인접 패드 사이의 솔더 브리징(쇼트)의 주된 원인입니다.· 정렬 불량(X/Y 시프트): 페이스트가 목표 패드에서 벗어나 약한 접합부나 쇼트를 유발합니다.· 번짐/슬럼핑: 페이스트가 흘러나거나 퍼져 잠재적으로 쇼트를 유발합니다.· 잘못된 형상/면적: 페이스트 도포물이 요구되는 스텐실 개구부 형상과 일치하지 않아 접합부 형성을 저해합니다.· 누락된 페이스트: 패드에 페이스트가 완전히 없어 오픈 회로를 초래합니다.완전한 솔더 페이스트 검사 공정: 단계별 SPI 공정은 SMT 라인에 매끄럽게 통합되며, 일반적으로 전용 3차원 측정 기계가 포함됩니다.1단계: PCB 취급 및 클램핑 베어 PCB는 솔더 페이스트 프린터에서 나와 SPI 기계로 이송됩니다.· 기판은 검사 중 완전히 평평하고 안정적으로 유지되도록 정밀하게 위치 설정되고 견고하게 클램핑됩니다. 위치 정확성은 매우 중요하며, 흔히 PCB의 피듈리얼 마크를 사용하여 달성됩니다.2단계: 3차원 데이터 획득(측정 단계) SPI 공정의 핵심은 인쇄된 솔더 페이스트의 3차원 지형도를 캡...

SMT(표면실장기술)는 전자 부품을 PCB(인쇄회로기판) 표면에 직접 실장하는 공정입니다. 이는 현대 전자기기의 표준이지만, 해당 공정은 제품의 품질, 신뢰성, 비용에 영향을 줄 수 있는 불량이 발생하기 쉽습니다. 이러한 흔한 문제를 이해하고 사전에 대응하는 것은 수율을 극대화하고 견고한 전자 조립품을 보장하는 데 매우 중요합니다.가장 빈번한 SMT 조립 불량 이해하기다음은 SMT PCB 조립에서 흔히 발생하는 가장 일반적인 불량 10가지로, 솔더 페이스트 도포부터 리플로우 및 최종 검사에 이르는 문제를 다룹니다.1. 솔더 브리지· 설명: 솔더가 서로 격리되어야 할 인접한 두 패드나 리드를 우연히 연결할 때 형성되는 의도하지 않은 전기적 연결(쇼트)입니다.· 원인: 솔더 페이스트를 너무 많이 도포함; 부품 정렬 불량; 리플로우 오븐 프로파일이 부적절함(너무 느리거나 너무 뜨거움).· 예방 방법: 정확한 페이스트 양을 도포하도록 스텐실 설계(개구부 크기 및 두께)를 최적화하십시오. 정밀한 부품 배치와 정교하게 보정된 리플로우 프로파일을 사용하십시오.2. 단선(또는 솔더 부족)· 설명: 부품 리드나 패드가 솔더로 PCB 패드에 제대로 연결되지 않은 누락된 전기적 연결입니다.· 원인: 솔더 페이스트가 충분히 도포되지 않음; 부품 정렬 불량(텀스톤 또는 이동); 패드나 부품 리드의 젖음성 불량.· 예방 방법: 스텐실 개구부 정렬과 페이스트 양을 확인하십시오. 부품의 평탄성과 패드 청결을 확보하십시오.3. 솔더 볼· 설명: 솔더 접합부 근처에 흩어진 작은 구형 솔더 조각으로, 쇼트나 외관상 문제를 일으킬 수 있습니다.· 원인: 솔더 페이스트나 기판에 과도한 수분; 페이스트 처짐(퍼짐); 리플로우 중 급격한 가열.· 예방 방법: 솔더 페이스트를 적절히 보관하고 취급하십시오(냉장 및 상온 복귀). 솔더 페이스트 내 용제를 증발시키고 플럭스를 서서히 활성화하기 위해 리플로우 프로파일에 적절한 예열 단계를 사용하십시오.4. 텀스톤(또는 매니하튼 현상)· 설명: 사각형 칩 부품...

PCBGOGO에서 PCBA 주문(PCBA order)을 진행할 때 일부 파일이 필요합니다.PCB 파일PCB 조립 서비스가 필요할 때는 PCB 파일을 제공해야 합니다. PCBGOGO는 Gerber file(거버 파일, RS-274-X), PCBDOC, PCB, Eagle file(이글 파일) 등을 접수합니다. 이 파일들은 PCB 제조, 테스트, 스텐실 생산에 필요하며, 납땜(soldering) 완료 후 기판 테스트에도 사용됩니다. 📄온라인 Gerber 뷰어 (BOM) 자재 명세서BOM에는 일반적으로 레퍼런스 실크스크린 범례, 사양, 제조사, 제조사 부품 번호 등의 기본 정보가 포함됩니다. 또한 Digikey, MOUSER, RS 등 공급업체 부품 번호를 포함하는 것이 매우 권장됩니다. ↓BOM 템플릿 다운로드 피앤피 실장 위치 데이터Pick & Place machine(피앤피 장비) 부품 실장 데이터를 반드시 보내주셔야 합니다. 이 데이터는 자동 PCBA 장비가 PCBA 생산 공정에 사용합니다. 다음 열이 포함됩니다:★ 표면 레전드(top or bottom)★ 부품 중심 X/Y 좌표(센트로이드 데이터)★ 부품 번호★ 회전 각도(Theta)★ 원활한 PCB 실장을 위해 3D 설계 파일, 회로도 등 자료 제공 시 PCBA 공정에 활용 가능합니다. ↓Pick&Placement 템플릿 다운로드

동박 영역은 PCB(인쇄회로기판) 설계에서 가장 중요한 요소 중 하나입니다. 단순한 전류 전달을 넘어, 동박 영역은 EMI(전자기 간섭) 성능, 열 방출 효율, 전자 제품의 장기 신뢰성에 직접적인 영향을 미칩니다.소비자 가전이 작아지고 강력해짐에 따라—집적도 상승과 전력 밀도 증가와 함께—적절한 동박 영역 설계의 중요성이 크게 커집니다. 한 TWS 이어폰 브랜드는 동박 면적 부족으로 과열 문제를 겪은 적이 있으며, 제품이 1시간 연속 사용 후 60°C를 초과했습니다. 한 스마트 라우터 제조사는 접지 동박 영역이 과도한 EMI를 유발하여 CE 인증에 실패했습니다.PCBGOGO는 전 세계 120만 명 이상의 하드웨어 엔지니어에게 서비스를 제공해 왔습니다. 자체 DFM(제조 가능 설계) 검사 시스템과 고정밀 동도금 및 에칭 라인을 갖춘 4개의 자체 제조 기지를 통해 PCBGOGO는 동박 영역 설계와 제조 가능성 간의 원활한 정합을 보장합니다. 본문은 IPC(국제 PCB 표준 규격)-2221 및 IPC-6012에 따른 동박 영역 설계의 핵심 원칙을 분석하여, 하드웨어 엔지니어에게 실행 가능한 EMI 및 열 최적화 전략을 제공합니다. 1.동 면적 채우기 이해: 기능 및 주요 설계 요소1.1 PCB 동박 영역의 핵심 기능 동박 영역은 네 가지 필수 목적을 수행합니다: 1. 전류 전도 – 임피던스와 전력 손실을 줄입니다.2. 전자기 차폐 – EMI를 억제하기 위해 파라데이 케이지를 형성합니다.3. 열 방출 – 부품 온도를 낮추기 위해 열 확산 면적을 넓힙니다.4. 기계적 보강 – PCB 강성을 개선하고 휨을 방지합니다.소비자 가전의 일반적인 동박 영역 유형은 다음과 같습니다:· 솔리드 동박: 저주파 또는 고출력 제품용(예: 스마트 콘센트).· 해치 동박(그리드 동박): 고주파 레이아웃용(예: 5G 라우터)으로, 기생 정전 용량을 줄입니다.· 국소 동박 영역: 소형 기기(예: 스마트워치)용으로, 열 확산을 목적으로 합니다.1.2 주요 설계 파라미터동박 두께일반적인...

PCB 제조 과정에서 엄격한 공정 내 관리를 하더라도 소량의 전기 도금 불량(일반적으로 ≤1%)은 불가피합니다. 스크랩 손실을 최소화하기 위해 제조사는 대상별 수리 방법을 적용하는 동시에 불량이 *수리가 불가능한* 시점을 명확히 정의해야 합니다. 효과적인 비용 관리는 "수리 가능성"과 "최종 제품 신뢰성"의 균형을 요구합니다. 경미한 도금 불균일은 수리가 가능할 수 있으나, 대면적 보이드 또는 비아의 완전한 동손실과 같은 심각한 불량은 폐기해야 합니다.본 가이드는 흔한 PCB 전기 도금 불량 수리 방법, 수리 후 검사 표준, 그리고 폐기 기준을 종합적으로 정리하여 공장이 신뢰할 수 있는 "수리 vs 폐기" 판정 시스템을 구축하도록 돕습니다.1. 일반적인 PCB 전기 도금 불량 및 수리 방법 PCB 전기 도금 불량은 메커니즘과 심각도에 따라 다양합니다. 적절한 도구와 수리 단계를 사용하면 최소한의 손상을 보장하고 트레이스 스크래치나 과도 연마 같은 새로운 불량을 예방할 수 있습니다. 1.1 동도금이 없는 비아 벽 / 얇은 동도금: 국소 재도금 일반적 원인: 활성화 부족, 세척 불량, 불균일한 전류 밀도수리 가능 조건: 소량(기판당 비아 ≤5개)스크랩 권장 조건: 기판당 비아 10개 초과가 동도금 없음도구· 도금 펜 (동 양극)· 산성 동도금액· 800방 사포· 이소프로필알코올, 탈지 면수리 절차비아 벽 세척: 가벼운 연마 + IPA 닦기표면 활성화: 10% 황산, 1–2분국소 재도금:·전류 밀도: 0.5~1 A/dm²·동 두께 25 μm 이상 도금 진행헹굼 및 건조: 이어서 연속성 테스트 주요 요구 사항· 최종 비아 동 두께 ≥25 μm· 비아 저항 ≤100 mΩ1.2 도금 박리 / 블리스터링: 국소 재도금 수리 가능 대상: 불량 ≤10 mm2스크랩 조건: 박리 면적 >20 mm2(부착력 불량, 재도금 후 신뢰성 없음) 도구· 열풍기 (300–320°C)· 1000방 사포· 니켈-금 국소 도금 펜 또는 소형 재도금 장비 수리 절차잔류 도...

경쟁이 치열한 소비자전자 산업에서 비용 효율성은 시장 성공을 직접적으로 결정하며, PCB 패널라이제이션 설계는 제품 단위 원가를 통제하는 데 핵심적인 역할을 합니다. 업계 데이터에 따르면 자재 활용률이 1% 향상될 때마다 보드당 PCB 비용이 1.2%~1.5% 감소합니다. 한 선도적인 스마트폰 제조사는 패널 활용률을 70%에서 90%로 높여 연간 자재 비용을 4,000만 달러 이상 절감했습니다.그러나 많은 기업들이 여전히 비효율적인 패널 레이아웃, 최적화되지 않은 치수, 부적절한 공정 선택으로 인해 자재 활용률이 65%까지 떨어지는 문제에 직면해 있습니다. 그 결과 PCB 비용이 필요 이상으로 크게 높게 유지되고 있습니다.PCBGOGO는 PCB 및 PCBA 제조 분야의 글로벌 리더로서, 지능형 패널라이제이션 알고리즘, 표준화된 공정, 공급망 통합을 통해 패널 자재 활용률을 85% 이상으로 끌어올립니다. 본 가이드는 패널라이제이션 비용 최적화의 핵심 원리를 분석하고 레이아웃 최적화, 패널 크기 구성, 공정 단순화에 초점을 맞춘 실행 가능한 단계를 제공하여 구매 담당자와 생산 리더가 진정한 cost-down과 효율성 향상을 달성할 수 있도록 돕습니다.1. PCB 패널라이제이션 비용 최적화의 기술적 기초1.1 PCB 패널라이제이션의 핵심 비용 구성요소PCB 패널라이제이션 비용은 일반적으로 세 가지 주요 요소로 구성됩니다:· 자재 비용 (60%~70%)가장 큰 비중을 차지하며, 자재 활용률과 보드 배치에 직접적인 영향을 받습니다.· 가공 비용패널 크기와 생산 패널 수에 영향을 받습니다. 더 크고 조밀한 패널은 보드당 가공 비용을 줄입니다.· 손실/스크랩 비용레이아웃 간격, 라우팅 방식, 드릴링 방식, 디패널라이제이션 기법에 의해 발생합니다.1.2 비용 최적화의 핵심 로직패널라이제이션 비용 최적화의 본질은 다음의 조합입니다:· 높은 자재 활용률 – 최적화된 어레이 레이아웃을 통해 가장자리 낭비를 줄입니다.· 낮은 스크랩률 – 저손실 라우팅 및 디패널라이제이션 방식(예:...

FPGA(Field Programmable Gate Array)는 PAL(Programmable Array Logic) 및 GAL(General Array Logic)과 같은 프로그래밍 가능 소자를 기반으로 더욱 발전된 제품입니다 . 이는 응용 분야별 집적 회로(ASIC) 분야에서 반맞춤형 회로로 등장하여 맞춤형 회로의 단점을 해결했을 뿐만 아니라 기존 프로그래밍 가능 소자의 게이트 회로 종류가 제한적이라는 단점도 극복했습니다.FPGA 소자는 응용특이적 집적회로(ASIC)의 일종으로, 프로그래밍 가능한 논리 어레이로서 기존 소자의 게이트 회로 수가 적다는 한계를 효과적으로 극복할 수 있습니다. FPGA의 기본 구조는 프로그래밍 가능한 입출력 유닛, 구성 가능한 논리 블록, 디지털 클록 관리 모듈, 내장 블록 RAM, 라우팅 리소스, 내장 전용 하드 코어, 그리고 최하위 계층의 내장 기능 유닛으로 구성됩니다. FPGA는 풍부한 배선 리소스, 반복 가능한 프로그래밍, 높은 집적도, 그리고 낮은 투자 비용이라는 특징을 가지고 있어 디지털 회로 설계 분야에서 널리 활용되고 있습니다.

단자는 구성 요소, 장치 또는 네트워크에서 나온 도체가 끝나는 지점입니다. 단자는 또한 이 끝점에 있는 전기 커넥터를 지칭할 수도 있으며, 이러한 커넥터는 도체에 대한 재사용 가능한 인터페이스 역할을 하고 외부 회로를 연결할 수 있는 지점을 제공합니다. 단자는 단순히 전선의 끝일 수도 있고, 커넥터나 고정 장치가 장착된 것일 수도 있습니다.모든 전기화학 전지는 양극(+)과 음극(-) 또는 양극과 음극이라고 하는 두 개의 단자(전극)를 가지고 있습니다. 많은 건전지에서 양극 단자(음극)는 돌출된 금속 캡이고 음극 단자(양극)는 평평한 금속 원반입니다(배터리 단자 참조). 일반적인 AA 건전지와 같은 갈바니 전지에서는 전자가 음극에서 양극으로 흐르지만, 관습적인 전류의 방향은 이와 반대입니다.

레지스터드 메모리는 DRAM 모듈과 시스템 메모리 컨트롤러 사이에 레지스터가 있는 메모리 모듈입니다. 이를 통해 메모리 컨트롤러의 전력 부하를 줄여 여러 메모리 모듈을 사용하는 단일 시스템의 안정성을 향상시킵니다. 레지스터드 메모리와 달리 기존 메모리는 언버퍼드 메모리 또는 언레지스터드 메모리라고도 합니다. 듀얼 인라인 메모리 모듈(DIMM) 형태로 제조될 경우, 레지스터드 메모리 모듈은 RDIMM, 언레지스터드 메모리는 UDIMM이라고 합니다. 레지스터 메모리는 판매량이 적고 추가 회로가 필요하기 때문에 일반적으로 가격이 더 비쌉니다. 따라서 확장성과 안정성이 가격보다 중요한 애플리케이션에서만 사용되며, 주로 서버에 사용됩니다.대부분의 레지스터 메모리는 오류 정정(ECC) 기능을 갖추고 있지만, 레지스터 메모리와 ECC는 서로 관련이 없으며 단독으로 또는 함께 존재할 수 있습니다. 예를 들어, 일부 워크스테이션이나 보급형 서버 마더보드에는 레지스터 기능이 없는 ECC 메모리가 사용됩니다.

회로 보호는 주로 과전압, 과전류, 서지, 전자기 간섭 등으로부터 전자 회로의 부품을 보호하는 역할을 합니다. 과학 기술의 발전과 함께 전력/전자 제품은 점점 더 다양해지고 복잡해지고 있습니다. 회로 보호에 사용되는 부품은 과거의 단순한 유리관 퓨즈가 아닙니다. 일반적으로 배리스터, TVS, 가스 방전관 등을 포함하는 보호 장치가 광범위하게 개발되어 새로운 전자 부품 분야로 자리 잡았습니다. 회로 보호에 대한 실제 시뮬레이션은 다음을 사용하여 수행할 수 있습니다. 퓨즈 ~에 DCACLab .현대 전자 제품의 복잡성이 증가함에 따라 보호 부품 사용에 대한 요구 사항도 포괄적인 보호, 제한된 공간 등 점점 더 높아지고 있습니다. 이러한 요구 사항에 부응하여 보호 부품 업계에서는 복합 패키징 기술이 활발하게 개발되고 있습니다. 앞서 언급했듯이 과전류 및 과온 보호 또한 복합 패키징의 일종이지만, 대부분의 과전류 및 과전압 보호 복합 패키징 제품은 아직 연구 개발 단계에 머물러 있으며, 시중에 출시된 상용 제품은 거의 없습니다.